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リンクトレーニング（LT）アルゴリズムを使用すれば、良好なビット誤り率（BER）が得られますが、IEEE規格によれば、LTは12秒以内に完了しなければなりません。これでも良好なBERを得るには十分かもしれませんが、結果を最適化するには、おそらく手動での微調整が必要になるでしょう。
Z800Freya とXenaManager 3（XM3）を使って、それを実現する簡単な方法をご紹介します。
このテスト環境では、Xena シャーシに2つのZ800Freya 搭載し、800G電気ケーブルで接続して、XenaManager 3（XM3）を介してテストを実行しています。
1. XenaManager 3 を起動し、2つのZ800Freya に接続します
2. 「1 x 800」ポート設定を選択してください（この設定なら、すぐに最良の結果が得られます）
3. 1番目のポートをクリックし、「Layer 1」タブに移動して、「Port Properties」の下にある「AN/LT」タブを選択し、「Autoneg and Link Training」を有効にします。反対側のポートでも同様に設定します。
4. 「Layer1」タブに移動し、「PMA」および「Pattern generation (PRBS)」タブを選択して、両ポートの全レーンでPRBSを有効にします。「Statistics Mode」を「Accumulative」から「Last Second」に変更してください。
図：擬似乱数二進列（PRBS）の概要
5. これで、各SerDesのエラー率を記録できます。参考のために、この画面のスクリーンショットを撮っておくとよいでしょう。
6. BERが最も悪いレーンを特定します。上記の例では、3.7×10⁻⁸のSerDes #5と、SerDes #1です。
図：Advances TXタップの構成と監視の概要
7. 相手側のポートの「Medium」タブに移動します。レーン#1と#5の設定が他のレーンと異なる点がないか確認してください（上記参照）。
8. この場合、レーン1と5は42（ネイティブ値を使用）であるのに対し、その他のすべてのメインカーソルは52に設定されています。また、プリカーソルも異なります。まず、メインカーソルを42から47に引き上げて、それによって対向ポートのレーンにおけるBERが改善されるかどうかを確認します。
図：初期変更後のPRBSの概要
9. 図3を見ると、レーン1と5のBERがわずかに改善されていることがわかります。
10. 「Main」タップを調整してリターンがマイナスになるポイントまで持っていき、その後、「PreCursor」タップについても同様に調整します。
11. 図4に示すように、約5分以内に、全体的なBERを大幅に改善する設定を決定することが可能です。
このテスト例では、パフォーマンスが最も低かった2つのレーンを調整した結果、全体（全レーン）のBERが6e-9から2e-10へと改善し、大幅な向上が見られました。
図：さらなる変更後のPRBSの概要
12. ここで、両方のポートでPRBSをオフにし、タップ設定の位置を最後に調整したままにしておくと、PCS/FECタブの「PRE-FEC BER」を確認してください。そこでは、2×10⁻¹⁰というPre-FEC BERが、手順10で得られた最終的なPRBS BERとほぼ一致していることがわかります（上記参照）。
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