テラビット・イーサネット

テラビット・イーサネット – いつ、なぜ？

イーサネットはデータセンターネットワークの基幹技術であり続け、現在1.6Tbpsへと進化を遂げつつある。これは2024年にIEEEが承認した800Gbps規格の倍速に相当する。 この飛躍は、800Gのレーンあたり112Gbpsに対し、224GbpsのSerDesを8レーン搭載することで実現される。同じ224Gbpsレーンは、1、2、または4レーンを使用する200G、400G、800G構成も可能にする。

デルオロ・グループによれば、800Gbpsから1600Gbpsへの移行ペースは 従来の汎用サーバーを接続するフロントエンドネットワークで観察されてきた速度のほぼ2倍となる 。そして今世紀末までには、448G SerDesを用いた3.2Tbpsの実現に取り組むことになるだろう。

このような速度では、信号の完全性が最重要課題となる。高周波では導体損失と誘電体損失が増幅され、ビアやコネクタなどの不連続部はインピーダンス不整合、反射、電磁干渉（EMI）を引き起こす。符号間干渉（ISI）も増加し、信号復元を複雑化する。これらの課題には、高度な変調、等化、誤り訂正、そして緻密な物理設計が求められる。

IEEE 802.3djに基づく1.6Tイーサネット規格は、PAM4変調などの400Gおよび800G技術を基盤としつつ、FEC（誤り訂正符号）、PCSレーン構造、イコライゼーションにおいて重要な革新を導入している。OIFはまた、イーサネットおよびその他のプロトコルにおける基盤コンポーネントとなる224G SerDes（OIF-CEI-224G）の定義を進めている。

ウルトラ・イーサネット・コンソーシアム（UEC）は、高性能イーサネットに向けた共通ビジョンに基づき業界関係者を結束させることで、こうした取り組みを補完しています。UECは相互運用性、アーキテクチャ、エコシステム開発を推進し、1.6TイーサネットがAI、HPC、次世代データセンターの要求を満たすことを保証します。Teledyne LeCroy 、イーサネットのスケーラビリティと柔軟性を維持しつつ、超低遅延、高信頼性、順序通り配信を特徴とする次世代イーサネットスタックの開発に貢献するため、UECTeledyne LeCroy 。

800GEと1.6TEの違いは何ですか？

112G SerDesを用いた800Gbpsイーサネットと224G SerDesを用いた1.6Tbpsイーサネットの主な違いは、レーンあたりの速度が倍増したことと、より高いデータレートをサポートするためのアーキテクチャ強化、信号整合性の向上、およびより効率的な誤り訂正にある。

1.SerDesの速度とレーン数

• 800Gbpsイーサネット（例：IEEE 802.3df）は、112GbpsのSerDesを8レーン使用します。
• 1.6Tbpsイーサネット（IEEE 802.3dj）は、224GbpsのSerDesを8レーン使用します。
• レーンあたりの速度が倍増したことで、1.6Tイーサネットは同じレーン数で2倍のスループットを実現し、ビットあたりの複雑さと消費電力が削減されます。

2.変調方式

• 両規格ともPAM4（4値パルス振幅変調）を採用し、NRZと比較してシンボルあたりのビット数を倍増させている。
• 112Gおよび224GのSerDesでは、ビットエラーを最小限に抑えるため、同じグレイ符号化およびプリコーディング技術が採用されている。

3.前方誤り訂正（FEC）

どちらも(544, 514, 15)リード・ソロモン誤り訂正符号を使用するが：

• 800Gはビット多重化を採用しており、バーストエラーを複数のシンボルに分散させるため、エラーの訂正が困難になる。
• 1.6Tはシンボル多重化を採用しており、より少ないシンボル数でバーストエラーを封じ込めることで、FECの有効性を向上させている。
• さらに、1.6Tイーサネットでは、光リンク向けに内側ハミング符号を用いた連結FECを導入し、誤り訂正能力をさらに強化している。

4.PCSレーン構成

• 800Gイーサネットは、25Gbpsの32本の仮想PCSレーンを使用する。
• 1.6Tイーサネットは100Gbpsで16の仮想PCSレーンを使用し、レーン管理を簡素化し遅延を低減します。

5.イコライゼーションと信号の完全性

• 両規格とも信号劣化対策としてイコライザ（FFE、CTLE、DFE）を採用している。
• 224G SerDesは、より高い周波数損失と増加したシンボル間干渉（ISI）のため、より高度な等化処理を必要とする。

6.DSPおよびADCの機能強化

• 224G SerDesは現在のシリコンの限界を押し広げ、より高いデータレートを処理するために時間インターリーブ型ADCとDSPベースのクロック回復を必要とする。
• これらの改良により、アイパターン開口が狭く、ジッタが増加した場合でも、信頼性の高い信号処理が保証されます。

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本ホワイトペーパーでは、224G SerDesへの移行が1.6Tbpsイーサネットを実現する仕組みと、それが信号整合性、変調方式、FEC、等化、トランシーバ設計に与える影響について考察する。

シリコン設計、アクティブケーブルのテスト、次世代データセンターインフラの導入のいずれにおいても、このホワイトペーパーは、常に一歩先を行くために必要な知見と実践的なテスト戦略を提供します。